在XS128的SCI学习的过程中,INIT_PLL()显得很重要,初始化锁相环几乎在每个程序中都有,今天看的程序-初始化锁相环的相关代码如下:
/*******************************************//* 初始化锁相环 *//*******************************************/void INIT_PLL() { CLKSEL &= 0X7F; PLLCTL &= 0X8F; CRGINT &= 0XDF; #if(BUS_CLOCK == 40000000) SYNR = 0X44; #elif(BUS_CLOCK == 32000000) SYNR = 43; #elif(BUS_CLOCK == 24000000) SYNR = 42; #endif REFDV = 0X81; PLLCTL |= 0X70; asm NOP; asm NOP; while(!(CRGFLG&0X08)); CLKSEL |= 0X80;}
什么是锁相环呢? MCU的支撑电路一般需要外部时钟来给MCU提供时钟信号,而外部时钟的频率可能偏低,为了使系统更加快速稳定运行,需要提升系统所需要的时钟频率,这就得用到锁相环了。例如MCU用的外部晶振是16M的无源晶振,则可以通过锁相环PLL把系统时钟提高,这样程序运行的速度就提高了。
主要配置的就是REFDV (范围是0到63,CRG参考分频寄存器)和 SYNR(范围是0到15,CRG合成器寄存器)。计算公式是PLLCLK=2*OSCCLK(SYNR+1)/(REFDV+1),其中OSCCLK为系统时钟,而PLLCLK为锁相环后的时钟。想要得到PLLCLK的时钟可以对SYNR和REFDV进行一些配置。
在程序中锁相环的具体配置如下(摘抄):
第一、禁止总中断;
第二、寄存器CLKSEL的第七位置0,即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK,在PLL程序执行前,内部总线频率为OSCCLK/2。 CLKSEL_PLLSEL=0时,系统时钟由外部晶振直接提供,系统内部总线频率=OSCCLK/2(OSCCLK为外部晶振频率)。CLKSEL_PLLSEL=1时,系统时钟由锁相环提供,此时系统内部总线频率=PLLCLK/2 (PLLCLK为锁相环倍频后的频率)。第三、禁止锁相环PLL,即PLLCTL_PLLON=0。 当PLLCTL_PLLON=0时,关闭PLL电路。当PLLCTL_PLLON=1时,打开PLL电路。
第四、根据想要的时钟频率设置SYNR和REFDV两个寄存器。 SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算,计算公式是: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) 其中,PLLCLK为PLL模块输出的时钟频率;OSCCLK为晶振频率;SYNR、REFDV分别为寄存器SYNR、REFDV中的值。这两个寄存器只有PLLSEL=0时才能够写入(这里就是第二步的设置原因所在了)。第五、打开PLL,即PLLCTL_PLLON=1。第六、CRGFLG_LOCK位,确定PLL是否稳定。 当锁相环PLL电路输出的频率达到目标频率的足够小的误差范围内时,LOCK位置1,此时说明PLLCLK已经稳定,可以作为系统的时钟了。该位在正常情况下为只读位。第七、PLLCLK稳定后,允许锁相环时钟源PLLCLK为系统提供时钟,即CLKSEL_PLLSEL=1。
到这里,锁相环的设置就完毕了。 如果想更灵活地配置系统时钟,就还得用到下面的寄存器了,下面逐一说说:1、CRGFLG_LOCKIF 锁相环的中断标志位。当系统时钟因为稳定或不稳定而导致LOCK位(上面已提到)变化时,该位置1。此时,如果CRGINT_LOCKIE=1,则产生中断。CRGINT_LOCKIE=1时,则允许产生锁相环锁定中断。CRGINT_LOCKIE=0时,则不允许。
2、CLKSEL_PLLWAI是等待模式PLL停止位。当CLKSEL_PLLWAI=1时,系统进入等待模式时,锁相环PLL停止工作。当CLKSEL_PLLWAI=0时,系统进入等待模式时,锁相环PLL仍然工作。 下面顺便说一下与自时钟模式相关的几个寄存器: CRGFLG_SCMIF 自时钟模式中断标志位。当SCM位变化时,该位置1。此时,如果CRGINT_SCMIE=1,则产生中断。 CRGFLG_SCM 自时钟模式状态位。当晶振频率不稳定时,该位置1,系统会进入自时钟模式,系统的时钟将由自时钟模式下的时钟提供。 CRGINT_SCMIE 自时钟模式中断的使能位。当CRGINT_SCMIE=1时,允许产生自时钟模式中断。当CRGINT_SCMIE=0时,不能产生自时钟模式中断。 PLLCTL_SCME 自时钟模式使能位。在自时钟模式下,该位不能被清0。PLLCTL_SCME=1时,晶振时钟失灵系统将强制进入自时钟模式。当PLLCTL_SCME=0时,晶振失灵将导致时钟监控器复位。最后来举例子说明各个外部晶振时的初始化函数,代码如下:
void Init_PLL_16M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(1+1)/(1+1)=32MHz REFDV = 1; //REFDV范围为0~63 SYNR = 1; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=32/2=16MHz }
void Init_PLL_24M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(2+1)/(1+1)=48MHz REFDV = 1; //REFDV范围为0~63 SYNR = 2; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=48/2=24MHz }
void Init_PLL_32M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(3+1)/(1+1)=64MHz REFDV = 1; //REFDV范围为0~63 SYNR = 3; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=64/2=32MHz }
void Init_PLL_48M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(5+1)/(1+1)=96MHz REFDV = 1; //REFDV范围为0~63 SYNR = 5; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=96/2=48MHz }
void Init_PLL_64M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(7+1)/(1+1)=128MHz REFDV = 1; //REFDV范围为0~63 SYNR = 7; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=48/2=64MHz }
oid Init_PLL_72M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(8+1)/(1+1)=144MHz REFDV = 1; //REFDV范围为0~63 SYNR = 8; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=144/2=72MHz }
void Init_PLL_80M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(9+1)/(1+1)=160MHz REFDV = 1; //REFDV范围为0~63 SYNR = 9; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=160/2=80MHz }
void Init_PLL_88M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(10+1)/(1+1)=176MHz REFDV = 1; //REFDV范围为0~63 SYNR = 10; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=176/2=88MHz }
void Init_PLL_96M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(11+1)/(1+1)=192MHz REFDV = 1; //REFDV范围为0~63 SYNR = 11; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=192/2=96MHz }
void Init_PLL_104M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(12+1)/(1+1)=208MHz REFDV = 1; //REFDV范围为0~63 SYNR = 12; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=208/2=104MHz }
void Init_PLL_120M(void) { CLKSEL=0X00; // disengage PLL to system PLLCTL_PLLON=1; // turn on PLL //PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) //锁相环时钟=2*16*(14+1)/(1+1)=240MHz REFDV = 1; //REFDV范围为0~63 SYNR = 14; //SYNR范围为0~15 _asm(nop); _asm(nop); _asm(nop); //等待锁相环稳定 while(!(CRGFLG&0X08)); //when pll is steady ,then use it; //选定锁相环位,Bus Clock=PLLCLK/2; CLKSEL = 0X80; //总线时钟=240/2=120MHz }